Tesis profesional presentada por José Ángel Soto Ramírez

Licenciatura en Ingeniería en Electrónica y Comunicaciones. Departamento de Computación, Electrónica y Mecatrónica. Escuela de Ingeniería y Ciencias, Universidad de las Américas Puebla.

Jurado Calificador

Presidente: Dr. Vicente Alarcón Aquino
Vocal y Director: Dr. Roberto Rosas Romero
Secretario: Dr. José Luis Vázquez González

Cholula, Puebla, México a 15 de enero de 2008.

Resumen

En los últimos años se ha incrementado la tendencia hacia los sistemas digitales, generando dispositivos que día a día enriquecen sus capacidades, algunos de ellos, como los ASIC (Application-Specific Integrated Circuit) son muy utilizados por las empresas. De igual forma, existe otra rama de dispositivos, conocidos como PLD (Programmable Logic Device), estos son de uso general, es decir que no tienen una aplicación específica. Entre ellos se encuentran los FPGAs (Field Programmable Gate Array) que tienen la ventaja de ser producidos en forma general por lo que su costo es más accesible.

La programación que se utiliza en los FPGAs se lleva a cabo con el lenguaje de descripción de hardware VHDL, (Very high speed integrated circuit Hardware Description Language) el cual fue estandarizado por el Instituto de Ingenieros en Electricidad y Electrónica (IEEE ) en 1993. Este lenguaje permite realizar por medio de software descripciones tanto de los comportamientos como de las estructuras de los circuitos; diseñándolos con herramientas CAD (Computer-Aided Design), como Xilinx, Warp, Altera, ActiveVHDL, GHDL y algunos otros.

Al mismo tiempo, se busca mejorar la calidad de los sistemas, un ejemplo de ello son los filtros digitales que eliminan algunas desventajas del uso de elementos pasivos, al tener que realizar solamente 3 diferentes tipos de operaciones, identificadas como el retraso de la señal, el dar ganancia y la suma o resta de algunas etapas, dependiendo principalmente del tipo de filtrado que se realice, los cuales pueden ser: Pasa-altas, Pasa-bajas, Pasa-banda y Rechaza-banda, así como del tipo de respuesta que se requiera, ya sea FIR (Finite-duration Impulse Response) o IIR (Infinite-duration Impulse Response), aunado a la topología que se pretenda utilizar, por ejemplo: la estructura Celda conocida como lattice en inglés.

La estructura Celda se ocupa en técnicas de acceso múltiple de comunicaciones, tal es el caso de CDMA (Code Division Multiple Access), también en técnicas de control adaptativo entre otras. La ventaja que presenta la estructura Celda en comparación de la estructura clásica es que presenta mejores características en su respuesta debido a que el error de cuantización de cada etapa se ve reducido [18]. Por otro lado, tiene la desventaja de requerir un mayor número de componentes en la estructura.

El objetivo de este trabajo reside entonces en incorporar a un FPGA, por medio de VHDL, estructuras FIR Celda de diferentes filtros en formato numérico real que nos permitan observar sus comportamientos y ser comparados con simulaciones teóricas, obteniendo de esta forma un porcentaje de error con el fin de conocer la fidelidad real de estos filtros .

Para alcanzar este objetivo se presenta un método que permite realizar el cálculo de los coeficientes de la estructura Celda; la simulación de las entidades con un formato de punto flotante de 12 bits en VHDL y por último las conexiones de los convertidores y del FPGA. Después de la implementación, se lleva a cabo un cotejo de similitud entre las respuestas obtenidas y las bases teóricas simuladas en Matlab.

Soto Ramírez, J. A. 2008. Simulación de Filtros FIR Celda en VHDL y su Implementación en un FPGA. Tesis Licenciatura. Ingeniería en Electrónica y Comunicaciones. Departamento de Computación, Electrónica y Mecatrónica, Escuela de Ingeniería y Ciencias, Universidad de las Américas Puebla. Enero. Derechos Reservados © 2008.